簡單的去加重實現方法是把輸出信號延時一個或多個比特后乘以一個加權系數并和 原信號相加。一個實現4階去加重的簡單原理圖。

去加重方法實際上壓縮了信號直流電平的幅度，去加重的比例越大，信號直流電平被壓縮得越厲害，因此去加重的幅度在實際應用中一般很少超過-9.5dB。做完預加重或者去加重的信號，如果在信號的發送端(TX)直接觀察，并不是理想的眼圖。圖1.31所示是在發送端看到的一個帶-3.5dB預加重的10Gbps的信號眼圖，從中可以看到有明顯的“雙眼皮”現象。 數字信號處理系統架構分析；湖北PCI-E測試數字信號測試

需要注意的是，采用8b/10b編碼方式也是有缺點的，比較大的缺點就是8bit到10bit的編碼會造成額外的20%的編碼開銷，所以很多10Gbps左右或更高速率的總線不再使用8b/10b編碼方式。比如PCIe1.0和PCIe2.0的總線速率分別為2.5Gbps和5Gbps,都是采用8b/10b編碼，而PCle3.0、PCle4.0、PCle5.0的總線速率分別達到8Gbps、16Gbps和32Gbps,并通過效率更高的128b/130b的編碼結合擾碼的方法來實現直流平衡和嵌入式時鐘。另一個例子是FibreChannel總線，1xFC、2xFC、4xFC、8xFC的數據速率分別為1.0625Gbps、2 . 125Gbps,4 . 25Gbps 、8 . 5Gbps,都是采用8b/10b編碼，而16xFC 、32xFC 的數據速率分別  為14.025Gbps和28.05Gbps,采用的是效率更高的64b/66b編碼方式。64b/66b編碼在 10G和100G以太網中也有廣泛應用。湖北PCI-E測試數字信號測試數字信號是指用一組特殊的狀態來描述信號；

基本上可以看到數字信號的頻域分量大部分集中在1/7U,這個頻率以下，我們可以將這個頻率稱之為信號的帶寬，工程上可以近似為0.35/0,當對設計要求嚴格的時候，也可近似為0.5/rro

也就是說，疊加信號帶寬（0.35/。）以下的頻率分量基本上可以復現邊沿時間是tr的數字時;域波形信號。這個頻率通常也叫作轉折頻率或截止頻率（Fknee或cutofffrequency）

*信號的能量大部分集中在信號帶寬以下，意味著我們在考慮這個信號的傳輸效應時，主要關注比較高頻率可以到信號的帶寬。

所以，假如在數字信號的傳輸過程中可以保證在信號的帶寬（0.35億）以下的頻率分量（模擬信號）經過互連路徑的質量，則我們可以保證接收到比較完整的數字信號。

然而，我們會在下面看到在考慮信號完整性問題時由于傳輸路徑阻抗不連續對信號的反射，損耗隨頻率的增加而增加的特性等因素，這些頻率分量在傳輸時會有畸變，從而造成接收到的各個頻率的分量疊加在時并不能完全保證復現原有的時域的數字信號。

對于一個理想的方波信號，其上升沿是無限陡的，從頻域上看 它是由無限多的奇數次諧波構成的，因此一個理想方波可以認為是無限多奇次正弦諧波 的疊加。

但是對于真實的數字信號來說，其上升沿不是無限陡的，因此其高次諧波的能量會受到 限制。比如圖1.3是用同一個時鐘芯片分別產生的50MHz和250MHz的時鐘信號的頻 譜，我們可以看到雖然兩種情況下輸出時鐘頻率不一樣，但是信號的主要頻譜能量都集中在 5GHz以內，并不見得250MHz時鐘的頻譜分布就一定比50MHz時鐘的大5倍。 數字信號是一種信號與自變量和因變量的分散。變量通常用整數表示的，而因變量的數量有限的數字表示。

數字信號基礎單端信號與差分信號(Single-end and Differential Signals)

數字總線大部分使用單端信號做信號傳輸，如TTL/CMOS信號都是單端信號。所謂單端信號，是指用一根信號線的高低電平的變化來進行0、1信息的傳輸，這個電平的高低變化是相對于其公共的參考地平面的。單端信號由于結構簡單，可以用簡單的晶體管電路實現，而且集成度高、功耗低，因此在數字電路中得到的應用。是一個單端信號的傳輸模型。

當信號傳輸速率更高時，為了減小信號的跳變時間和功耗，信號的幅度一般都會相應減小。比如以前大量使用的5V的TTL信號現在使用越來越少，更多使用的是3.3V/2.5V/1.8V/1.5V/1.2V的LVTTL電平，但是信號幅度減小帶來的問題是對噪聲的容忍能力會變差一些。進一步，很多數字總線現在需要傳輸更長的距離，從原來芯片間的互連變成板卡間的互連甚至設備間的互連，信號穿過不同的設備時會受到更多噪聲的干擾。更極端的情況是收發端的參考地平面可能也不是等電位的。因此，當信號速率變高、傳輸距離變長后仍然使用單端的方式進行信號傳輸會帶來很大的問題。圖1.12是一個受到嚴重共模噪聲干擾的單端信號，對于這種信號，無論接收端的電平判決閾值設置在哪里都可能造成信號的誤判。
數字信號常用的編碼方式有哪些？湖北PCI-E測試數字信號測試

數字信號的建立/保持時間（Setup/Hold Time）;湖北PCI-E測試數字信號測試

為了保證接收端在時鐘有效沿時采集到正確的數據，通常都有建立/保持時間的要求，以避免采到數據線上跳變時不穩定的狀態，因此這種總線對于時鐘和數據線間走線長度的差異都有嚴格要求。這種并行總線在使用中比較大的挑戰是當總線時鐘速率超過幾百MHz后就很難再提高了，因為其很多根并行線很難滿圖1.15并行總線的時鐘傳輸足此時苛刻的走線等長的要求，特別是當總線上同時掛有多個設備時。為了解決并行總線工作時鐘頻率很難提高的問題，一些系統和芯片的設計廠商提出了嵌入式時鐘的概念。其思路首先是把原來很多根的并行線用一對或多對高速差分線來代替，節省了布線空間；然后把系統的時鐘信息通過數據編碼的方式嵌在數據流里，省去了專門的時鐘走線。信號到了接收端，接收端采用相應的CDR(clock-datarecovery)電路把數據流中內嵌的時鐘信息提取出來再對數據采樣。圖1.16是一個采用嵌入式時鐘的總線例子。湖北PCI-E測試數字信號測試