當鏈路速率不斷提升時，給接收端留的信號裕量會越來越小。比如PCIe4.0的規范中 定義，信號經過物理鏈路傳輸到達接收端，并經均衡器調整以后的小眼高允許15mV,  小眼寬允許18.75ps,而PCIe5.0規范中允許的接收端小眼寬更是不到10ps。在這么小  的鏈路裕量下，必須仔細調整預加重和均衡器的設置才能得到比較好的誤碼率結果。但是，預  加重和均衡器的組合也越來越多。比如PCIe4.0中發送端有11種Preset(預加重的預設模  式),而接收端的均衡器允許CTLE在-6～ - 12dB范圍內以1dB的分辨率調整，并且允許  2階DFE分別在±30mV和±20mV范圍內調整。綜合考慮以上因素，實際情況下的預加  重和均衡器參數的組合可以達幾千種。pcie4.0和pcie2.0區別？測量PCI-E測試配件

這個軟件以圖形化的界面指導用戶完 成設置、連接和測試過程，除了可以自動進行示波器測量參數設置以及生成報告外，還提供 了Swing、Common Mode等更多測試項目，提高了測試的效率和覆蓋率。自動測試軟件使 用的是與SigTest軟件完全一樣的分析算法，從而可以保證分析結果的一致性。圖4.15是 PCIe4.0自動測試軟件的設置界面。

主板和插卡的測試項目針對的是系統設備廠商，需要使用PCI-SIG的測試夾具測 試，遵循的是CEM的規范。而對于設計PCIe芯片的廠商來說，其芯片本身的性能首先要 滿足的是Base的規范，并且需要自己設計針對芯片的測試板。16是一個典型的PCIe 芯片的測試板，測試板上需要通過扇出通道(Breakout Channel)把被測信號引出并轉換成 同軸接口直接連接測試儀器。扇出通道的典型長度小于6英寸，對于16Gbps信號的插損 控制在4dB以內。為了測試中可以對扇出通道的影響進行評估或者去嵌入，測試板上還應 設計和扇出通道疊層設計、布線方式盡量一致的復制通道(Replica Channel),復制通道和扇 出通道的區別是兩端都設計成同軸連接方式，這樣可以通過對復制通道直接進行測試 推測扇出通道的特性。 測量PCI-E測試配件PCI-E 3.0測試發送端變化；

由于每對數據線和參考時鐘都是差分的，所以主  板的測試需要同時占用4個示波器通道，也就是在進行PCIe4.0的主板測試時示波器能夠  4個通道同時工作且達到25GHz帶寬。而對于插卡的測試來說，只需要把差分的數據通道  引入示波器進行測試就可以了，示波器能夠2個通道同時工作并達到25GHz帶寬即可。 12展示了典型PCIe4.0的發射機信號質量測試環境。無論是對于發射機測試，還是對于后面要介紹到的接收機容限測試來說，在PCIe4.0 的TX端和RX端的測試中，都需要用到ISI板。ISI板上的Trace線有幾十對，每相鄰線對 間的插損相差0.5dB左右。由于測試中用戶使用的電纜、連接器的插損都可能會不一致， 所以需要通過配合合適的ISI線對，使得ISI板上的Trace線加上測試電纜、測試夾具、轉接  頭等模擬出來的整個測試鏈路的插損滿足測試要求。比如，對于插卡的測試來說，對應的主  板上的比較大鏈路損耗為20dB,所以ISI板上模擬的走線加上測試夾具、連接器、轉接頭、測  試電纜等的損耗應該為15dB(另外5dB的主板上芯片的封裝損耗通過分析軟件進行模擬)。 為了滿足這個要求，比較好的方法是使用矢量網絡分析儀(VNA)事先進行鏈路標定。

CTLE均衡器可以比較好地補償傳輸通道的線性損耗，但是對于一些非線性因素(比如 由于阻抗不匹配造成的信號反射)的補償還需要借助于DFE的均衡器，而且隨著信號速率的提升，接收端的眼圖裕量越來越小，采用的DFE技術也相應要更加復雜。在PCle3.0的 規范中，針對8Gbps的信號，定義了1階的DFE配合CTLE完成信號的均衡；而在PCle4.0 的規范中，針對16Gbps的信號，定義了更復雜的2階DFE配合CTLE進行信號的均衡。 圖 4 .5 分別是規范中針對8Gbps和16Gbps信號接收端定義的DFE均衡器(參考資料： PCI   Express@   Base   Specification   4.0)。網絡分析儀測試PCIe gen4和gen5，sdd21怎么去除夾具的值?

雖然在編碼方式和芯片內部做了很多工作，但是傳輸鏈路的損耗仍然是巨大的挑戰，特 別是當采用比較便宜的PCB板材時，就不得不適當減少傳輸距離和鏈路上的連接器數量。 在PCIe3.0的8Gbps速率下，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個連接器實現可靠信號傳輸。在PCle4.0的16Gbps速率下，整個16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內，其中主板上芯片封裝、PCB/過孔走線、連接器的損耗總 預算為-20dB@8GHz,而插卡上芯片封裝、PCB/過孔走線的損耗總預算為-8dB@8GHz。

整個鏈路的長度需要控制在12英寸以內，并且鏈路上只能有一個連接器。如果需要支持更 長的傳輸距離或者鏈路上有更多的連接器，則需要在鏈路中插入Re-timer芯片對信號進行 重新整形和中繼。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預算，圖中各 個部分的鏈路預算對于設計和測試都非常重要，對于測試部分的影響后面會具體介紹。 PCIE與負載只有時鐘線和數據線，搜索的時候沒有控制管理線，怎么找到的寄存器呢？測量PCI-E測試配件

PCIE物理層鏈路一致性測試狀態設計；測量PCI-E測試配件

相應地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發送端和接收端抖動傳遞函數的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進行參考 時鐘傳遞的應用場景(比如通過Cable連接時)提供便利，但由于收發端參考時鐘不同源，所 以對于收發端的設計難度要大一些(比如Buffer深度以及時鐘頻差調整機制)。IR模式下 用戶可以根據需要在參考時鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發射機 抖動指標即可。圖4.9是PCIe4.0規范參考時鐘時的時鐘架構，以及不同速率下對于 芯片Refclk抖動的要求。測量PCI-E測試配件

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