PCIe4.0標(biāo)準(zhǔn)在時(shí)鐘架構(gòu)上除了支持傳統(tǒng)的共參考時(shí)鐘(Common Refclk,CC)模式以 外，還可以允許芯片支持參考時(shí)鐘(Independent Refclk,IR)模式，以提供更多的連接靈 活性。在CC時(shí)鐘模式下，主板會(huì)給插卡提供一個(gè)100MHz的參考時(shí)鐘(Refclk),插卡用這 個(gè)時(shí)鐘作為接收端PLL和CDR電路的參考。這個(gè)參考時(shí)鐘可以在主機(jī)打開擴(kuò)頻時(shí)鐘 (SSC)時(shí)控制收發(fā)端的時(shí)鐘偏差，同時(shí)由于有一部分?jǐn)?shù)據(jù)線相對于參考時(shí)鐘的抖動(dòng)可以互 相抵消，所以對于參考時(shí)鐘的抖動(dòng)要求可以稍寬松一些PCI-E 3.0測試接收端的變化；廣東智能化多端口矩陣測試PCI-E測試

首先來看一下惡劣信號的定義，不是隨便一個(gè)信號就可以，且惡劣程度要有精確定義才 能保證測量的重復(fù)性。通常把用于接收端容限測試的這個(gè)惡劣信號叫作Stress Eye,即壓 力眼圖，實(shí)際上是借鑒了光通信的叫法。這個(gè)信號是用高性能的誤碼儀先產(chǎn)生一個(gè)純凈的 帶特定預(yù)加重的信號，然后在這個(gè)信號上疊加精確控制的隨機(jī)抖動(dòng)(RJ)、周期抖動(dòng)(SJ)、差 模和共模噪聲以及碼間干擾(ISI)。為了確定每個(gè)成分的大小都符合規(guī)范的要求，測試之前需要先用示波器對誤碼儀輸出的信號進(jìn)行校準(zhǔn)。其中，ISI抖動(dòng)是由PCIe協(xié)會(huì)提供的測試 夾具產(chǎn)生，其夾具上會(huì)模擬典型的主板或者插卡的PCB走線對信號的影響。在PCIe3.0的 CBB夾具上，增加了專門的Riser板以模擬服務(wù)器等應(yīng)用場合的走線對信號的影響；而在 PCIe4.0和PCIe5.0的夾具上，更是增加了專門的可變ISI的測試板用于模擬和調(diào)整ISI的 影響。廣東智能化多端口矩陣測試PCI-E測試PCIE3.0和PCIE4.0應(yīng)該如何選擇？

是用矢量網(wǎng)絡(luò)分析儀進(jìn)行鏈路標(biāo)定的典型連接，具體的標(biāo)定步驟非常多，在PCIe4.0 Phy Test Specification文檔里有詳細(xì)描述，這里不做展開。

在硬件連接完成、測試碼型切換正確后，就可以對信號進(jìn)行捕獲和信號質(zhì)量分析。正式 的信號質(zhì)量分析之前還需要注意的是：為了把傳輸通道對信號的惡化以及均衡器對信號的 改善效果都考慮進(jìn)去，PCIe3.0及之后標(biāo)準(zhǔn)的測試中對其發(fā)送端眼圖、抖動(dòng)等測試的參考點(diǎn) 從發(fā)送端轉(zhuǎn)移到了接收端。也就是說，測試中需要把傳輸通道對信號的惡化的影響以及均 衡器對信號的改善影響都考慮進(jìn)去。

相應(yīng)地，在CC模式下參考時(shí)鐘的 抖動(dòng)測試中，也會(huì)要求測試軟件能夠很好地模擬發(fā)送端和接收端抖動(dòng)傳遞函數(shù)的影響。而 在IR模式下，主板和插卡可以采用不同的參考時(shí)鐘，可以為一些特殊的不太方便進(jìn)行參考 時(shí)鐘傳遞的應(yīng)用場景(比如通過Cable連接時(shí))提供便利，但由于收發(fā)端參考時(shí)鐘不同源，所 以對于收發(fā)端的設(shè)計(jì)難度要大一些(比如Buffer深度以及時(shí)鐘頻差調(diào)整機(jī)制)。IR模式下 用戶可以根據(jù)需要在參考時(shí)鐘以及PLL的抖動(dòng)之間做一些折中和平衡，保證*終的發(fā)射機(jī) 抖動(dòng)指標(biāo)即可。圖4.9是PCIe4.0規(guī)范參考時(shí)鐘時(shí)的時(shí)鐘架構(gòu)，以及不同速率下對于 芯片Refclk抖動(dòng)的要求。如果被測件是標(biāo)準(zhǔn)的PCI-E插槽接口，如何進(jìn)行PCI-E的協(xié)議分析？

PCIe5.0物理層技術(shù)PCI-SIG組織于2019年發(fā)布了針對PCIe5.0芯片設(shè)計(jì)的Base規(guī)范，針對板卡設(shè)計(jì)的CEM規(guī)范也在2021年制定完成，同時(shí)支持PCIe5.0的服務(wù)器產(chǎn)品也在2021年開始上市發(fā)布。對于PCIe5.0測試來說，其鏈路的拓?fù)淠Ｐ团cPCIe4.0類似，但數(shù)據(jù)速率從PCIe4.0的16Gbps提升到了32Gbps,因此鏈路上封裝、PCB、連接器的損耗更大，整個(gè)鏈路的損耗達(dá)到 - 36dB@16GHz,其中系統(tǒng)板損耗為 - 27dB,插卡的損耗為 - 9dB。.20是PCIe5 . 0的 鏈路損耗預(yù)算的模型。PCI-E轉(zhuǎn)USB或UFS接口的控制芯片和測試板的制作方法；廣東智能化多端口矩陣測試PCI-E測試

3090Ti 始發(fā)支持 PCIe5.0 顯卡供電接口怎么樣？廣東智能化多端口矩陣測試PCI-E測試

隨著數(shù)據(jù)速率的提高，在發(fā)送端對信號高頻進(jìn)行補(bǔ)償還是不夠，于是PCIe3.0及 之后的標(biāo)準(zhǔn)中又規(guī)定在接收端(RX端)還要對信號做均衡(Equalization),從而對線路的損 耗進(jìn)行進(jìn)一步的補(bǔ)償。均衡電路的實(shí)現(xiàn)難度較大，以前主要用在通信設(shè)備的背板或長電纜 傳輸?shù)膱龊希┠暌仓饾u開始在計(jì)算機(jī)、消費(fèi)類電子等領(lǐng)域應(yīng)用，比如USB3.0、SATA 6G、DDR5中也均采用了均衡技術(shù)。圖4 .4分別是PCIe3 .0和4 .0標(biāo)準(zhǔn)中對CTLE均衡器 的頻響特性的要求。可以看到，均衡器的強(qiáng)弱也有很多擋可選，在Link Training階段TX 和RX端會(huì)協(xié)商出一個(gè)比較好的組合(參考資料： PCI ExpressR Base Specification 4 .0)。廣東智能化多端口矩陣測試PCI-E測試

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