使用SystemSI進行DDR3信號仿真和時序分析實例

SystemSI是Cadence Allegro的一款系統級信號完整性仿真工具，它集成了 Sigrity強大的 電路板、封裝等互連模型及電源分布網絡模型的提取功能。目前SystemSI提供并行總線分析 和串行通道分析兩大主要功能模塊，本章介紹其中的并行總線分析模塊，本書第5章介紹串 行通道分析模塊。

SystemSI并行總線分析(Parallel Bus Analysis)模塊支持IBIS和HSPICE晶體管模型， 支持傳輸線模型、S參數模型和通用SPICE模型，支持非理想電源地的仿真分析。它擁有強 大的眼圖、信號質量、信號延時測量功能和詳盡的時序分析能力，并配以完整的測量分析報 告供閱讀和存檔。下面我們結合一個具體的DDR3仿真實例，介紹SystemSI的仿真和時序分 析方法。本實例中的關鍵器件包括CPU、4個DDR3 SDRAM芯片和電源模塊， DDR3一致性測試需要運行多長時間？四川DDR3測試修理

有其特殊含義的，也是DDR體系結構的具體體現。而遺憾的是，在筆者接觸過的很多高速電路設計人員中，很多人還不能夠說清楚這兩個圖的含義。在數據寫入(Write)時序圖中，所有信號都是DDR控制器輸出的，而DQS和DQ信號相差90°相位，因此DDR芯片才能夠在DQS信號的控制下，對DQ和DM信號進行雙沿采樣:而在數據讀出(Read)時序圖中，所有信號是DDR芯片輸出的，并且DQ和DQS信號是同步的，都是和時鐘沿對齊的!這時候為了要實現對DQ信號的雙沿采樣，DDR控制器就需要自己去調整DQS和DQ信號之間的相位延時!!!這也就是DDR系統中比較難以實現的地方。DDR規范這樣做的原因很簡單，是要把邏輯設計的復雜性留在控制器一端，從而使得外設(DDR存儲心片)的設計變得簡單而廉價。因此，對于DDR系統設計而言，信號完整性仿真和分析的大部分工作，實質上就是要保證這兩個時序圖的正確性。江西DDR3測試維修電話如何確保DDR3一致性測試的可靠性和準確性？

至此，DDR3控制器端各信號間的總線關系創建完畢。單擊OK按鈕，在彈出的提示窗 口中選擇Copy,這會將以上總線設置信息作為SystemSI能識別的注釋，連同原始IBIS文件 保存為一個新的IBIS文件。如果不希望生成新的IBIS文件，則也可以選擇Updateo

設置合適的 OnDie Parasitics 和 Package Parasiticso 在本例中。nDie Parasitics 選擇 None, Package Parasitics使用Pin RLC封裝模型。單擊OK按鈕保存并退出控制器端的設置。

On-Die Parasitics在仿真非理想電源地時影響很大，特別是On-Die Capacitor,需要根據 實際情況正確設定。因為實際的IBIS模型和模板自帶的IBIS模型管腳不同，所以退出控制器 設置窗口后，Controller和PCB模塊間的連接線會顯示紅叉，表明這兩個模塊間連接有問題， 暫時不管，等所有模型設置完成后再重新連接。

所示的窗口有Pin Mapping和Bus Definition兩個選項卡，Pin Mapping跟IBIS 規范定義的Pin Mapping 一樣，它指定了每個管腳對應的Pullup> Pulldown、GND Clamp和 Power Clamp的對應關系；Bus Definition用來定義總線Bus和相關的時鐘參考信號。對于包 含多個Component的IBIS模型，可以通過右上角Component T拉列表進行選擇。另外，如果 提供芯片每條I/O 口和電源地網絡的分布參數模型，則可以勾選Explicit IO Power and Ground Terminals選項，將每條I/O 口和其對應的電源地網絡對應起來，以更好地仿真SSN效應，這 個選項通常配合Cadence XcitePI的10 Model Extraction功能使用。是否可以通過調整時序設置來解決一致性問題？

單擊NetCouplingSummary,出現耦合總結表格，包括網絡序號、網絡名稱、比較大干擾源網絡、比較大耦合系數、比較大耦合系數所占走線長度百分比、耦合系數大于0.05的走線 長度百分比、耦合系數為0.01?0.05的走線長度百分比、總耦合參考值。

單擊Impedance Plot (Collapsed),查看所有網絡的走線阻抗彩圖。注意，在彩圖 上方有一排工具欄，通過下拉按鈕可以選擇查看不同的網絡組，選擇不同的接收端器件，選 擇查看單端線還是差分線。雙擊Plot±的任何線段，對應的走線會以之前定義的顏色(白色) 在Layout窗口中高亮顯示。 DDR3一致性測試是否會導致操作系統或應用程序崩潰？四川DDR3測試修理

在DDR3一致性測試期間能否繼續進行其他任務？四川DDR3測試修理

從DDR1、DDR2、DDR3至U DDR4,數據率成倍增加，位寬成倍減小，工作電壓持續降 低，而電壓裕量從200mV減小到了幾十毫伏?？偟膩碚f，隨著數據傳輸速率的增加和電壓裕 量的降低，DDRx內存子系統對信號完整性、電源完整性及時序的要求越來越高，這也給系 統設計帶來了更多、更大的挑戰。

Bank> Rank及內存模塊

1.BankBank是SDRAM顆粒內部的一種結構，它通過Bank信號BA(BankAddress)控制，可以把它看成是對地址信號的擴展，主要目的是提高DRAM顆粒容量。對應于有4個Bank的內存顆粒，其Bank信號為BA[1:O],而高容量DDR2和DDR3顆粒有8個Bank,對應Bank信號為BA[2:0],在DDR4內存顆粒內部有8個或16個Bank，通過BA信號和BG(BankGroup)信號控制。2GB容量的DDR3SDRAM功能框圖，可以從中看到芯片內部由8個Bank組成(BankO,Bankl,…，Bank7),它們通過BA[2:0]這三條信號進行控制。 四川DDR3測試修理