RDIMM(RegisteredDIMM,寄存器式雙列直插內存)有額外的RCD(寄存器時鐘驅動器，用來緩存來自內存控制器的地址/命令/控制信號等)用于改善信號質量，但額外寄存器的引入使得其延時和功耗較大。LRDIMM(LoadReducedDIMM,減載式雙列直插內存)有額外的MB(內存緩沖，緩沖來自內存控制器的地址/命令/控制等),在技術實現上并未使用復雜寄存器，只是通過簡單緩沖降低內存總線負載。RDIMM和LRDIMM通常應用在高性能、大容量的計算系統中。

綜上可見，DDR內存的發展趨勢是速率更高、封裝更密、工作電壓更低、信號調理技術 更復雜，這些都對設計和測試提出了更高的要求。為了從仿真、測試到功能測試階段保證DDR信號的波形質量和時序裕量，需要更復雜、更的仿真、測試和分析工具。

DDR 設計可分為四個方面：仿真、互連設計、有源信號驗證和功能測試。江蘇DDR一致性測試眼圖測試

DDR規范沒有定義模板，這給用眼圖方式分析信號時判斷信號是否滿足規范要求帶來挑戰。有基于JEDEC規范定義的，ds、，dh、-H(ac)min和rIL(ac)max參數,得出的DDR2533寫眼圖的模板，中間的區域就是模板，中間的線是DQS的有效邊沿即有效的上升沿或下降沿。嚴格按規范來說的話，中間的模板應該定義為橫著的梯形，因為保持時間是相對于DC參數的，不過用長方形可以定義一個更嚴格的參數要求。

DDR總線一致性測試對示波器帶寬的要求

因為Jedec規范沒有給岀DDR具體的快的上升、下降時間，通過預估的方式可以得岀 快的邊沿時間，但是往往比實際要快，是基于實際PCB板材的情況得出的結果，有 了這個結果可計算出需要的示波器帶寬。 USB測試DDR一致性測試調試DDR命令、地址和地址總線的建立時間和保持時間定義。

由于讀/寫時序不一樣造成的另一個問題是眼圖的測量。在DDR3及之前的規范中沒 有要求進行眼圖測試，但是很多時候眼圖測試是一種快速、直觀衡量信號質量的方法，所以 許多用戶希望通過眼圖來評估信號質量。而對于DDR4的信號來說，由于時間和幅度的余量更小，必須考慮隨機抖動和隨機噪聲帶來的誤碼率的影響，而不是做簡單的建立/保  持時間的測量。因此在DDR4的測試要求中，就需要像很多高速串行總線一樣對信號疊加  生成眼圖，并根據誤碼率要求進行隨機成分的外推，然后與要求的小信號張開窗口(類似  模板)進行比較。圖5 . 8是DDR4規范中建議的眼圖張開窗口的測量方法(參考資料： JEDEC     STANDARD    DDR4     SDRAM,JESD79-4)。

DDR-致性測試探測和夾具

DDR的信號速率都比較高，要進行可靠的測量，通常推薦的探頭連接方式是使用焊接式 探頭。還有許多很難在PCB板上找到相應的測試焊盤的情況（比如釆用盲埋孔或雙面BGA 焊接的情況），所以Agilent還提供了不同種類的BGA探頭，通過對板子做重新焊接將BGA 的Adapter焊接在DDR的memory chip和PCB板中間，并將信號引出。DDR3的 BGA探頭的焊接例子。

DDR是需要進行信號完整性測試的總線中復雜的總線，不僅走線多、探測困難，而且 時序復雜，各種操作交織在一起。本文分別從時鐘、地址、命令、數據總線方面介紹信號完 整性一致性測試的一些要點和方法，也介紹了自動化測試軟件和測試夾具,但是真正測試DDR 總線仍然是一件比較有挑戰的事情。 DDR5 接收機一致性和表征測試應用軟件。

DDR數據總線的一致性測試

DQS (源同步時鐘)和DQ (數據)的波形參數測試與命令地址總線測試類似，比較簡 單，在此不做詳細介紹。對于DDR1, DQS是單端信號，可以用單端探頭測試；DDR2&3 DQS 則是差分信號，建議用差分探頭測試，減小探測難度。DQS和DQ波形包括三態(T特征，以及讀數據(Read Burst)、寫數據(Write Burst)的DQS和DQ的相對時序特征。在 我們測試時，只是捕獲了這樣的波形，然后測試出讀、寫操作時的建立時間和保持時間參數 是不夠的，因為數據碼型是變化的，猝發長度也是變化的，只測試幾個時序參數很難覆蓋各 種情況，更難測出差情況。很多工程師花了一周時間去測試DDR,卻仍然測不出問題的關 鍵點就在于此。因此我們應該用眼圖的方式去測試DDR的讀、寫時序，確保反映整體時序情 況并捕獲差情況下的波形，比較好能夠套用串行數據的分析方法，調用模板幫助判斷。 完整的 DDR4調試、分析和一致性測試.江蘇DDR一致性測試眼圖測試

DDR原理及物理層一致性測試；江蘇DDR一致性測試眼圖測試

DDR總線概覽

從測試角度看，因為DQS和DQ都是三態信 號，在PCB走線上雙向傳輸。在讀操作時，DQS信號的邊沿在時序上與DQ的信號邊沿處對 齊，而在寫操作時，DQS信號的邊沿在時序上與DQ信號的中心處對齊，參考圖7-132,這給 測試驗證帶來了巨大的挑戰：把讀信號與寫信號分開是非常困難的！

址/命令總線是時鐘的上升沿有效，其中，命令由/CS （片選）、/RAS、 /CAS、/WE （寫使能）決定，比如讀命令為LHLH,寫命令為LHLL等。操作命令有很多， 主要是 NOP （空操作）、Active （）、Write> Read^ Precharge （Bank 關閉）、Auto Refresh 或Self Refresh （自動刷新或自刷新）等（詳細內容請參考《Jedec規范JESD79）））。數據總 線由DQS的上升沿和下降沿判斷數據DQ的0與1。

DDR總線PCB走線多，速度快，時序和操作命令復雜，很容易出現失效問題，為此我 們經常用示波器進行DDR總線的信號完整性測試和分析。通常的測試內容包括：時鐘總線的 信號完整性測試分析；地址、命令總線的信號完整性測試分析；數據總線的信號完整性測試 分析。下面從這三個方面分別討論DDR總線的信號完整性測試和分析技術。 江蘇DDR一致性測試眼圖測試