DDR測試

DDR內存的典型使用方式有兩種：一種是在嵌入式系統中直接使用DDR顆粒，另一種是做成DIMM條(DualIn-lineMemoryModule,雙列直插內存模塊，主要用于服務器和PC)或SO-DIMM(SmallOutlineDIMM,小尺寸雙列直插內存，主要用于筆記本)的形式插在主板上使用。在服務器領域，使用的內存條主要有UDIMM、RDIMM、LRDIMM等。UDIMM(UnbufferedDIMM,非緩沖雙列直插內存)沒有額外驅動電路，延時較小，但數據從CPU傳到每個內存顆粒時，UDIMM需要保證CPU到每個內存顆粒之間的傳輸距離相等，設計難度較大，因此UDIMM在容量和頻率上都較低，通常應用在性能/容量要求不高的場合。 一種DDR4內存信號測試方法；廣西DDR測試廠家現貨

2.PCB的疊層（stackup）和阻抗對于一塊受PCB層數約束的基板（如4層板）來說，其所有的信號線只能走在TOP和BOTTOM層，中間的兩層，其中一層為GND平面層，而另一層為VDD平面層，Vtt和Vref在VDD平面層布線。而當使用6層來走線時，設計一種拓撲結構變得更加容易，同時由于Power層和GND層的間距變小了，從而提高了電源完整性。互聯通道的另一參數阻抗，在DDR2的設計時必須是恒定連續的，單端走線的阻抗匹配電阻50Ohms必須被用到所有的單端信號上，且做到阻抗匹配，而對于差分信號，100Ohms的終端阻抗匹配電阻必須被用到所有的差分信號終端，比如CLOCK和DQS信號。另外，所有的匹配電阻必須上拉到VTT，且保持50Ohms，ODT的設置也必須保持在50Ohms。在DDR3的設計時，單端信號的終端匹配電阻在40和60Ohms之間可選擇的被設計到ADDR/CMD/CNTRL信號線上，這已經被證明有很多的優點。而且，上拉到VTT的終端匹配電阻根據SI仿真的結果的走線阻抗，電阻值可能需要做出不同的選擇，通常其電阻值在30-70Ohms之間。而差分信號的阻抗匹配電阻始終在100Ohms。上海DDR測試故障用DDR的BGA探頭引出測試信號；

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測試頭設計模擬針對測試的設計（DFT）當然收人歡迎，但卻不現實。因為自動測試儀的所需的測試時間與花費正比于內存芯片的存儲容量。顯然測試大容量的DDR芯片花費是相當可觀的。新型DDR芯片的通用DFT功能一直倍受重視，所以人們不斷試圖集結能有效控制和觀察的內部節點。DFT技術，如JEDEC提出的采用并行測試模式進行多陣列同時測試。不幸的是由于過于要求芯片電路尺寸，該方案沒有被采納。DDR作為一種商品，必須比較大限度減小芯片尺寸來保持具有競爭力的價位。

DDR5發送端測試隨著信號速率的提升，SerDes技術開始在DDR5中采用，如會采用DFE均衡器改善接收誤碼率，另外DDR總線在發展過程中引入訓練機制，不再是簡單的要求信號間的建立保持時間，在DDR4的時始使用眼圖的概念，在DDR5時代，引入抖動成分概念，從成因上區分解Rj，Dj等，對芯片或系統設計提供更具體的依據；在抖動的參數分析上，也增加了一些新的抖動定義參數，并有嚴苛的測量指標。針對這些要求，提供了完整的解決方案。UXR示波器，配合D9050DDRC發射機一致性軟件，及高阻RC探頭MX0023A，及Interposer，可以實現對DDR信號的精確表征。DDR的信號測試和協議測試；

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主要的DDR相關規范，對發布時間、工作頻率、數據 位寬、工作電壓、參考電壓、內存容量、預取長度、端接、接收機均衡等參數做了從DDR1 到 DDR5的電氣特性詳細對比。可以看出DDR在向著更低電壓、更高性能、更大容量方向演 進，同時也在逐漸采用更先進的工藝和更復雜的技術來實現這些目標。以DDR5為例，相 對于之前的技術做了一系列的技術改進，比如在接收機內部有均衡器補償高頻損耗和碼間 干擾影響、支持CA/CS訓練優化信號時序、支持總線反轉和鏡像引腳優化布線、支持片上 ECC/CRC提高數據訪問可靠性、支持Loopback(環回)便于IC調測等。 DDR關于信號建立保持是的定義；上海DDR測試故障

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測試軟件運行后，示波器會自動設置時基、垂直增益、觸發等參數進行測量并匯總成一個測試報告，測試報告中列出了測試的項目、是否通過、spec的要求、實測值、margin等。圖5.17是自動測試軟件進行DDR4眼圖睜開度測量的一個例子。信號質量的測試還可以輔助用戶進行內存參數的配置，比如高速的DDR芯片都提供有ODT(OnDieTermination)的功能，用戶可以通過軟件配置改變內存芯片中的匹配電阻，并分析對信號質量的影響。除了一致性測試以外，DDR測試軟件還可以支持調試功能。比如在某個關鍵參數測試失敗后，可以針對這個參數進行Debug。此時，測試軟件會捕獲、存儲一段時間的波形并進行參數統計，根據統計結果可以查找到參數違規時對應的波形位置， 廣西DDR測試廠家現貨