DDR測試信號和協議測試

DDR4一致性測試工作臺（用示波器中的一致性測試軟件分析DDR仿真波形）對DDR5來說，設計更為復雜，仿真軟件需要幫助用戶通過應用IBIS模型針對基于DDR5顆粒或DIMM的系統進行仿真驗證，比如仿真驅動能力、隨機抖動/確定性抖動、寄生電容、片上端接ODT、信號上升/下降時間、AGC(自動增益控制)功能、4tapsDFE(4抽頭判決反饋均衡)等。

克勞德高速數字信號測試實驗室

地址：深圳市南山區南頭街道中祥路8號君翔達大廈A棟2樓H區 DDR測試系統和DDR測試方法與流程；數字信號DDR測試系列

5.串擾在設計微帶線時，串擾是產生時延的一個相當重要的因素。通常，可以通過加大并行微帶線之間的間距來降低串擾的相互影響，然而，在合理利用走線空間上這是一個很大的弊端，所以，應該控制在一個合理的范圍里面。典型的一個規則是，并行走線的間距大于走線到地平面的距離的兩倍。另外，地過孔也起到一個相當重要的作用，圖8顯示了有地過孔和沒地過孔的耦合程度，在有多個地過孔的情況下，其耦合程度降低了7dB。考慮到互聯通路的成本預算，對于兩邊進行適當的仿真是必須的，當在所有的網線上加一個周期性的激勵，將會由串擾產生的信號抖動，通過仿真，可以在時域觀察信號的抖動，從而通過合理的設計，綜合考慮空間和信號完整性，選擇比較好的走線間距。數字信號DDR測試系列DDR4規范里關于信號建立保持是的定義；

DDR5發送端測試隨著信號速率的提升，SerDes技術開始在DDR5中采用，如會采用DFE均衡器改善接收誤碼率，另外DDR總線在發展過程中引入訓練機制，不再是簡單的要求信號間的建立保持時間，在DDR4的時始使用眼圖的概念，在DDR5時代，引入抖動成分概念，從成因上區分解Rj，Dj等，對芯片或系統設計提供更具體的依據；在抖動的參數分析上，也增加了一些新的抖動定義參數，并有嚴苛的測量指標。針對這些要求，提供了完整的解決方案。UXR示波器，配合D9050DDRC發射機一致性軟件，及高阻RC探頭MX0023A，及Interposer，可以實現對DDR信號的精確表征。

只在TOP和BOTTOM層進行了布線，存儲器由兩片的SDRAM以菊花鏈的方式所構成。而在DIMM的案例里，只有一個不帶緩存的DIMM被使用。對TOP/BOTTOM層布線的一個閃照圖和信號完整性仿真圖。

ADDRESS和CLOCK網絡，右邊的是DATA和DQS網絡，其時鐘頻率在800 MHz，數據通信率為1600Mbps

ADDRESS和CLOCK網絡，右邊的是DATA和DQS網絡，其時鐘頻率在400 MHz，數據通信率為800Mbps

ADDRESS和CLOCK網絡，右邊的是DATA和DQS網絡

個經過比較過的數據信號眼圖，一個是仿真的結果，而另一個是實際測量的。在上面的所有案例里，波形的完整性的完美程度都是令人興奮的。

11.結論本文，針對DDR2/DDR3的設計，SI和PI的各種相關因素都做了的介紹。對于在4層板里設計800Mbps的DDR2和DDR3是可行的，但是對于DDR3-1600Mbps是具有很大的挑戰性。 DDR的信號探測技術方法；

DDR測試按照存儲信息方式的不同，隨機存儲器又分為靜態隨機存儲器SRAM(StaticRAM)和動態隨機存儲器DRAM(DynamicRAM)。SRAM運行速度較快、時延小、控制簡單，但是SRAM每比特的數據存儲需要多個晶體管，不容易實現大的存儲容量，主要用于一些對時延和速度有要求但又不需要太大容量的場合，如一些CPU芯片內置的緩存等。DRAM的時延比SRAM大，而且需要定期的刷新，控制電路相對復雜。但是由于DRAM每比特數據存儲只需要一個晶體管，因此具有集成度高、功耗低、容量大、成本低等特點，目前已經成為大容量RAM的主流，典型的如現在的PC、服務器、嵌入式系統上用的大容量內存都是DRAM。DDR的規范要求進行需求；數字信號DDR測試系列

DDR存儲器信號和協議測試；數字信號DDR測試系列

實際的電源完整性是相當復雜的，其中要考慮到IC的封裝、仿真信號的切換頻率和PCB耗電網絡。對于PCB設計來說，目標阻抗的去耦設計是相對來說比較簡單的，也是比較實際的解決方案。在DDR的設計上有三類電源，它們是VDD、VTT和Vref。VDD的容差要求是5%，而其瞬間電流從Idd2到Idd7大小不同，詳細在JEDEC里有敘述。通過電源層的平面電容和用的一定數量的去耦電容，可以做到電源完整性，其中去耦電容從10nF到10uF大小不同，共有10個左右。另外，表貼電容合適，它具有更小的焊接阻抗。Vref要求更加嚴格的容差性，但是它承載著比較小的電流。顯然，它只需要很窄的走線，且通過一兩個去耦電容就可以達到目標阻抗的要求。由于Vref相當重要，所以去耦電容的擺放盡量靠近器件的管腳。然而，對VTT的布線是具有相當大的挑戰性，因為它不只要有嚴格的容差性，而且還有很大的瞬間電流，不過此電流的大小可以很容易的就計算出來。終，可以通過增加去耦電容來實現它的目標阻抗匹配。在4層板的PCB里，層之間的間距比較大，從而失去其電源層間的電容優勢，所以，去耦電容的數量將增加，尤其是小于10nF的高頻電容。詳細的計算和仿真可以通過EDA工具來實現。數字信號DDR測試系列

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